Advanced VLSI Design and Testability Issues
Táto kniha uľahčuje záujemcom o VLSI nielen hlboké znalosti, ale aj široké aspekty tejto technológie tým, že vysvetľuje jej aplikácie v rôznych oblastiach vrátane spracovania obrazu a biomedicíny. Hlboké pochopenie základných pojmov vám dáva silu rozvíjať nové aplikačné aspekty, o čo sa v tejto knihe veľmi dobre stará používanie jednoduchého jazyka pri vysvetľovaní pojmov.
Vo svete VLSI nemožno ignorovať význam jazykov na opis hardvéru, pretože bez nich nie je možné navrhovať také husté a zložité obvody. Na navrhovanie sa tu používajú jazyky Verilog aj VHDL. Najzaujímavejšou časťou knihy sú súčasné potreby vysokovýkonných integrovaných obvodov (IC) vrátane zariadení s nízkou spotrebou energie a nových vznikajúcich materiálov, ktoré môžu zohrávať veľmi dôležitú úlohu pri dosahovaní nových funkcií.
Testovanie obvodov VLSI sa v tejto ére nanometrových technológií stáva kľúčovejším ako samotný návrh obvodov.
Úloha algoritmov simulácie porúch je veľmi dobre vysvetlená a ich implementácia pomocou Verilogu je kľúčovým aspektom tejto knihy. Táto kniha je prehľadne rozdelená do 20 kapitol.
Kapitola 1 kladie dôraz na použitie FPGA v rôznych aplikáciách na spracovanie obrazu a biomedicínskych aplikáciách. Následne sa v kapitolách 2 až 5 opisujú základné poznatky o digitálnom návrhu z pohľadu HDL. Zvýšenie výkonu pomocou alternatívneho materiálu alebo geometrie pre návrhy FET na báze kremíka je zamerané v kapitolách 6 a 7.
Kapitoly 8 a 9 opisujú štúdium bimolekulárnych interakcií s biosenzorickými FET. Kapitoly 10 až 13 sa zaoberajú pokročilými štruktúrami FET, ktoré sú k dispozícii v rôznych tvaroch, materiálmi, ako sú nanodrôt, HFET, a ich porovnaním z hľadiska výpočtu výkonnostných metrík zariadenia. V kapitolách 14 až 18 sú opísané rôzne techniky návrhu VLSI špecifické pre dané aplikácie a výzvy pre návrhy analógových a digitálnych obvodov.
Kapitola 19 vysvetľuje problematiku testovateľnosti VLSI s opisom simulácie a jej kategorizáciou na logickú a poruchovú simuláciu pre generovanie testovacích vzorov pomocou Verilog HDL. Kapitola 20 sa zaoberá zabezpečeným návrhom VLSI s hardvérovou obfuskáciou prostredníctvom skrytia štruktúry a funkcie integrovaného obvodu, čo výrazne sťažuje jeho spätné inžinierstvo.
